He escrito un código verilog y la simulación RTL está funcionando bien. Después de esto, sinteticé el diseño utilizando la herramienta XST en Xilinx ISE 13.2. La simulación post-síntesis está mostrando algunos resultados inesperados. No sé qué s...
Soy un novato en el diseño de sistemas digitales. Entiendo que Vivado HLS es una herramienta que acelera la productividad del diseño al permitirle verificar los diseños mediante un HDL. ¿Qué hace Vivado HLS para lograr esto? ¿Cuál es el proceso...
Creé un diseño VHDL que necesita una entrada de reloj de 50 MHz. El Spartan-6 en el que estoy trabajando me da una señal de reloj de 100 MHz, así que utilicé el Asistente de reloj de Xilinx para obtener un reloj de 50 MHz. Cuando elijo "No Buffe...
Veo muchos archivos, no todos tienen un propósito obvio.
¿Dónde está una lista de tipos de archivos, especialmente los de simulación?
Específicamente, ¿para qué son estos archivos?
que necesita estar en la fuente
¿Control, y cuáles son l...
Compré mi primer FPGA y estoy intentando implementar un programa VHDL simple en él, pero no sé cómo conectarlo. tablero de Atlys a ISE 14.2. Estoy usando Ubuntu de 64 bits.
Me gustaría hacer una señal de reinicio.
ahora estoy usando xilinx pll y encontré esa señal de LOCKED_OUT.
¿Puedo usar esa señal LOCKED_OUT para restablecer mi fpga?
El siguiente es un ejemplo de mi idea de la pregunta.
pll100 u_pll100(...
Pregunta sobre el uso del reloj en las restricciones de retardo de E / S de estilo SDC
La intención de este informe es aclarar cómo debe restringirse una interfaz de IO de FPGA. Como preámbulo, las dos restricciones de tiempo que se pueden us...
Tengo un módulo para mostrar un número base 10 en mi pantalla de 7 segmentos.
module displayN(input [13:0] n, input clk, input [3:0] an, input [6:0] seg);
wire [3:0] d1 = n % 10;
wire [3:0] d2 = (n / 10) % 10;
wire [3:0] d3 = (n /...
Acabo de recibir una placa Digilent Basys 3 (Artix-7 FPGA) y estoy intentando crear un programa para transmitir datos a través de la conexión UART-USB. Escribí un módulo, pero cuando intenté implementarlo, recibí un error de tiempo. He estado us...
Estoy realizando un experimento en la placa Xilinx VC709. El experimento consiste en eliminar y conectar la memoria RAM DDR3 mientras se ejecuta el FPGA. Pero cada vez que vuelvo a conectar la memoria RAM, tengo que reprogramar el FPGA. Estoy us...