¿Podría explicarme por favor acerca de la canalización en FPGA y cómo se hace en el diseño del generador del sistema xilinx agregando registros y retrasos en el diseño de un sistema en particular?
Tengo un diseño de sistema en el generador...
Tengo un reloj que viene de un pin (GMI_CLK). Pasa a través de un PLL y se genera un nuevo reloj con 4 veces la frecuencia (Sys_CLK).
Ahora necesito un pulso cada vez que se detecta un flanco ascendente del reloj original (Sys_valid). Estofunci...
Tengo un proyecto con varios bloques de RAM de doble puerto inferidos. El código para esta memoria RAM de doble puerto es el siguiente:
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
u...
Estoy usando Xilinx WebPack 13.2 y recuerdo que hay una configuración para forzar que el proceso Xilinx falle si una red de entrada / salida de nivel superior no está limitada a un pin. Me gustaría que el proceso fallara el flujo de diseño en lu...
¿Existe una herramienta de creación de líneas de código abierto para Verilog? He visto a un compañero de HDL y otros, pero todos vienen con una etiqueta de precio.
Tengo un solo bus I2C externo (pines SDA y SCL). Esto actualmente está controlado por un núcleo IP de terceros que proporcionó puertos de entrada "implícitos" en el MPD, específicamente:
PORT IIC_DATA = "", DIR = IO, THREE_STATE=TRUE
PORT IIC_...
Necesito ejecutar una interfaz de 3.2 Gb / s en 50 m. Mi cliente está interesado en Cat6e. Cuanto menor sea el precio, mejor. Estos son mis hallazgos hasta ahora:
Estoy pensando en usar un tranceiver Spartan 6 GTP con cobre (Cat6 / 6a). He pa...
Estoy trabajando en un diseño digital pequeño con un procesador de softcore picoblaze Xilinx, y estoy descubriendo que producir esquemas de calidad aceptable es frustrante y requiere mucho tiempo. He intentado cambiar esquemas previamente dibuja...
Fondo
Estoy usando un FPGA Xilinx de la familia Kintek-7. La documentación para los recursos de memoria se puede encontrar aquí .
Aquí hay algunos extractos importantes del documento (consulte las páginas 11 y 12):
El bloque RAM en...
Tengo una lección sobre VHDL en una de mis clases universitarias y tengo que escribir entity simple que generará reloj desde una fuente de 1MHz. Estoy usando CoolRunner-II CPLD Starter Kit con ISE Webpack 13.1.
Cuando ejecuto la simu...