Tengo un diseño Serial-ATA Controller que funciona en casi cualquier tipo de dispositivos de la serie 7 de Xilinx, excepto el dispositivo Artix-7, que me duele la cabeza ...
El diseño puro (SATA 6.0Gb / s, reloj de diseño de 150 MHz) se puede...
Cuando se utiliza un FPGA normal como Xilinx Spartan 3 o Virtex 5, ¿cuántos ciclos requiere la ejecución de una multiplicación de 64 bits de punto flotante de precisión doble?
Según tengo entendido, el FPGA no tiene una FPU difícil y necesita...
Acabo de comenzar a aprender diseño de lógica digital con FPGA y he estado construyendo muchos proyectos. La mayoría de las veces (ya que soy una especie de noob), tengo un diseño que simula perfectamente (simulación de comportamiento) pero no s...
He estado trabajando con MCU desde los años 90, y recientemente me he aventurado en la escena FPGA con los chips de la serie Spartan6 de Xilinx. Suponiendo un diseño de automatización de fábrica simple con sensores y motores, y algo de inteligen...
Encontré una placa FPGA que me gustó. Utiliza un Xilinx Spartan 6 LX45. Cuando fui a la hoja de datos para la serie Spartan 6 , solo se dijo que había 43,661 lógicas. Células. ¿A cuántas puertas equivale eso? O bien, ¿cómo podría calcular la ca...
Tengo un proyecto que consume 34 de las macrocélulas de un Xilinx Coolrunner II. Noté que tenía un error y lo rastreé hasta aquí:
assign rlever = RL[0] ? 3'b000 :
RL[1] ? 3'b001 :
RL[2] ? 3'b010 :...
Acabo de indicar el uso de Vivado en un nuevo proyecto y me gustaría colocar los archivos del proyecto en SVN.
Parece que Vivado crea todos los archivos del proyecto bajo el nombre del proyecto (por ejemplo, proj1):
/<path to the project...
Esta pregunta es una pregunta de seguimiento de la pregunta existente: " Cuando se usan pestillos mejor que las chanclas en un fpga que admita a ambos ".
Si el uso de pestillos en los FPGA se limita a situaciones más raras o no, ¿por qué los...
Estoy tratando de hacer que un simple MACC funcione, pero hace cosas inesperadas.
La multiplicación no funciona. 00001 * 00001 salidas 00000
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.A...
Por lo general, inicializo los registros de estado de mis FSM especificando un valor inicial en mi código VHDL, por lo que no necesito un pulso de restablecimiento después del inicio del FPGA configurado. El siguiente ejemplo demuestra esto con...