Estoy usando Xilinx WebPack 13.2 y recuerdo que hay una configuración para forzar que el proceso Xilinx falle si una red de entrada / salida de nivel superior no está limitada a un pin. Me gustaría que el proceso fallara el flujo de diseño en lugar de asignar automáticamente un pin y terminar el proceso. Desafortunadamente, no puedo encontrar dónde está esa opción en el ISE, ¿dónde está esa opción en el ISE de Xilinx?
Gracias,
Nunca he encontrado esa opción, ¡por mucho que me encantaría tenerla! Lo más cercano que he encontrado es lo contrario: "falla si hay cosas restringidas que no existen".
Mi solución temporal (Windows CMD.exe) es una secuencia de comandos posterior al mapa que busca en la cadena "| UNLOCATED |" el archivo .pad .
@find "|UNLOCATED|" %DESIGN%.pad || goto padsok
Bitgen y vivado fallan si los puertos de nivel superior del diseño no están asignados (sin restricciones de LOC). Por lo que sé, sus opciones estarán limitadas con Project Navigator (la GUI de ISE). Pero si usa PlanAhead, hay muchas maneras de detener el flujo. Básicamente, puedes usar PlanAhead como tu extremo delantero, pero 13.2 es bastante antiguo en este momento. El enfoque más sencillo es escribir un pequeño script planAhead Tcl para consultar todos los puertos de entrada y si alguno de ellos tiene puertos de entrada no asignados. No recuerdo si report_drc reportó esto como una violación drc en ese momento, pero lo hace ahora - hay una violación DRC UCIO # 1 categorizada como una advertencia crítica para todos los puertos IO no colocados.
El script tcl puede ser muy simple, incluso algo como esto (una vez que el diseño se carga con edif / ucf):
if {[llength [get_ports -filter {LOC == ""}]] > 0} {
puts "ERROR - found ports that were not placed"
# exit the tool or do whatever you want to
exit 1
}