Creé un diseño VHDL que necesita una entrada de reloj de 50 MHz. El Spartan-6 en el que estoy trabajando me da una señal de reloj de 100 MHz, así que utilicé el Asistente de reloj de Xilinx para obtener un reloj de 50 MHz. Cuando elijo "No Buffer", se crearán dos puertos adicionales: un clkfb_in y un clkfb_out . No entiendo para qué sirven estos puertos y cómo los conecto.
Los puertos de retroalimentación adicionales ( clkfb_* ) son visibles cuando selecciona algo diferente al predeterminado "Control on-chip automático" para la "Fuente de retroalimentación del reloj" (Página 3 de Clocking Wizard, versión 3.6). No tiene nada que ver con la selección de "No Buffer" para el reloj de entrada.
Si solo desea obtener un reloj interno de 50 MHz del reloj externo de 100 MHz, seleccione la opción predeterminada "Control automático en chip". Y en la primera página, seleccione el reloj de entrada:
ya sea un "pin con capacidad de reloj único finalizado" si el reloj externo está conectado a través de un solo cable a la FPGA (más común para 100 MHz),
o "Pin de capacidad de reloj diferencial" si el reloj externo está conectado a través de LVDS.
Las otras opciones de retroalimentación solo son necesarias para un control más avanzado de la relación de fase entre el reloj original y el generado. Para esto, los puertos clkfb_in y clkfb_out brindan acceso al bucle de comentarios del PLL .
Un escenario de ejemplo es el búfer de retraso cero, donde el FPGA genera nuevamente el reloj generado. Si el reloj original (en el pin del reloj de entrada) y el reloj generado (en el pin de salida) ahora deben estar en fase, el bucle de retroalimentación también debe encontrar los retrasos de los controladores de entrada y salida de los pines FPGA. Por lo tanto, uno debe realimentar el reloj de salida generado (en el pin de salida) a otro pin de entrada (reloj) del FPGA a través de la PCB, y conectar este pin de entrada al puerto de entrada de retroalimentación de reloj del PLL ( clkfb_in ) .
Si el reloj generado tiene una frecuencia diferente a la del reloj original en este escenario, uno debe sacar la señal de salida de retroalimentación del reloj ( clkfb_out ) y devolverla a través de la PCB. Una imagen de esta configuración se puede encontrar en la guía del usuario UG382 Spartan-6 FPGA Clocking Resources en la Figura 3-13 en la página 111.