¿Se puede usar el mismo archivo de la lista de redes para el flujo de diseño ASIC así como para el flujo de diseño FPGA?

Question

¿Se puede usar el mismo archivo de la lista de redes para el flujo de diseño ASIC así como para el flujo de diseño FPGA?

#1 de Bimpelrekkie (3 votos)
#2 de CapnJJ (0 votos)

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Principalmente he trabajado en la parte frontal y no sé mucho sobre cosas de back-end. He analizado los distintos niveles de abstracción de los flujos de diseño de FPGA y ASIC. Me preguntaba si es posible que la lista de redes generada a partir de los mismos archivos fuente VHDL / Verilog para FPGA se use también para el flujo de diseño de ASIC y para llevar adelante nuevos desarrollos de diseño. Sé que el netlist se genera después de la etapa de síntesis, que depende de las herramientas de síntesis de la compañía en particular, como Xilinx, ALTERA, Synopsys, etc. De la conectividad de los módulos a la derecha! proporcionando nada más que instancias, nodos y quizás algunos atributos de los componentes involucrados. Entonces, volviendo a la pregunta "¿Se puede utilizar la misma lista de redes para el flujo ASIC así como para el flujo de diseño de FPGA?"

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pregunta Sourabh Tapas

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score 3 · Answer 1

Suponiendo que las mismas celdas lógicas o celdas de la biblioteca estén disponibles tanto en FPGA como en el proceso ASIC personalizado y las celdas con la misma funcionalidad tienen el mismo nombre, entonces sí, usted podría usar el netlist para cualquiera.

Si solo los nombres de las celdas son diferentes, puede hacer una búsqueda y reemplazarlos para traducirlos.

Pero no espero que este sea el caso, ya que las celdas de la biblioteca FPGA suelen ser más complejas para ofrecer más flexibilidad.

Las bibliotecas ASIC personalizadas generalmente solo incluyen celdas lógicas muy básicas para mantener las cosas pequeñas (en tamaño) porque, como saben, tamaño = dinero.

En teoría, podría hacer una biblioteca de traducción para usar la lista de red FPGA en un ASIC. Pero la creación de una nueva lista de redes específicamente para la biblioteca ASIC y las celdas que tiene disponibles generalmente resultará en un diseño más eficiente y más pequeño a medida que se deshaga de los gastos generales que siempre estarán presentes en una lista de redes para un FPGA.

score 0 · Answer 2

Una lista de red RTL genérica podría estar bien, pero no una lista de red específica de tecnología. El primero es el mismo que el código HDL, pero se reexpresa a nivel de puerta, pero generalmente está diseñado para adaptarse mejor a su tecnología específica.

Como todavía necesita las herramientas de síntesis ASIC, puede comenzar con su HDL en ambos casos ... sin mencionar, las ventajas de permitir que las herramientas apunten a la tecnología que desea sin tener que "deshacer" una anterior. tecnología dirigida.

Sí, no sé, tal vez, pero, no hagas eso.

¿Se puede usar el mismo archivo de la lista de redes para el flujo de diseño ASIC así como para el flujo de diseño FPGA?

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