El código VHDL finalmente se convierte en hardware equivalente cuando se sintetiza. ¿Qué sucede con el tipo de "variable" del operador de datos cuando se sintetiza?
Nuevo convertidor de FPGA aquí. Estoy tratando de interactuar con un ADC paralelo como parte de un proyecto de adquisición de datos. Los pines en el ADC se utilizan tanto para la entrada como para la salida (no simultáneamente). Por lo tanto, ne...
Aunque esta es una pregunta muy específica, creo que alguien de este sitio podría dar información interesante.
Estoy usando un SFF SDR de Lyrtech
Estoyintentandogenerarunarchivo.bitutilizandounarchivo.vhdyunarchivo.ucf.Miprogramaesmuysimpleye...
Decidí limpiar el polvo de mi tablero de inicio Xilinx Spartan-3A que obtuve hace un tiempo y aprender a usar Verilog. Así que con la ayuda del libro de Pong Chu FPGA Prototyping By Verilog Ejemplos: Xilinx Spartan-3 Version
Obtuve un program...
Soy un estudiante de ingeniería de último año. Estoy muy interesado en aprender la síntesis de VHDL y FPGA. Creo que elegir un proyecto de último año con síntesis de VHDL me ayudará mucho para aprender más sobre él. Desafortunadamente, el FPGA d...
Mi dispositivo Spartan-6 tiene un pin de entrada con IOSTANDARD = LVCOMS33 como restricción.
Si lo conecto accidentalmente o no a una señal de 5 V, ¿se dañará el FPGA?
No hay un consumo de corriente en esta conexión, es solo una entrada d...
Tengo un problema con un módulo que uso para la rotación de un vector. Tengo dos operaciones, una usa 2 módulos rotLeft y la otra usa 2 rotRights. Originalmente, había ocupado problemas de overmapping de Slices, lo que me llevó a combinar los mó...
Tengo un núcleo de memoria VHDL que me obliga a multiplexar entre dos relojes. El reloj de escritura funciona a 200 Mhz y el reloj de lectura funciona a 100 Mhz. Creo que esto se puede hacer usando BUFGMUX (corríjame si hay una mejor mane...