En VHDL, ¿qué es una "variable" del tipo de operador de datos cuando se traduce al circuito? [duplicar]

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El código VHDL finalmente se convierte en hardware equivalente cuando se sintetiza. ¿Qué sucede con el tipo de "variable" del operador de datos cuando se sintetiza?

    
pregunta tollin jose

1 respuesta

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Las variables pueden o no representar cables físicos. Las asignaciones de variables son dependientes de orden La asignación de variables en un proceso cronometrado puede o no traducirse a registros. También tengo ejemplos.

CASO 1: variable temp proceso (clk) Si (clk’event y clk = ‘1’) entonces    temp: = a y b;    y < = cy temp; terminara si; proceso finalizado;

CASO 2: variable temp proceso (clk) Si (clk’event y clk = ‘1’) entonces     y < = c y temp;
    temp: = a y b; terminar si;
proceso final;

ambos casos crean un hardware diferente.

    
respondido por el user39603

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