El código VHDL finalmente se convierte en hardware equivalente cuando se sintetiza. ¿Qué sucede con el tipo de "variable" del operador de datos cuando se sintetiza?
El código VHDL finalmente se convierte en hardware equivalente cuando se sintetiza. ¿Qué sucede con el tipo de "variable" del operador de datos cuando se sintetiza?
Las variables pueden o no representar cables físicos. Las asignaciones de variables son dependientes de orden La asignación de variables en un proceso cronometrado puede o no traducirse a registros. También tengo ejemplos.
CASO 1: variable temp proceso (clk) Si (clk’event y clk = ‘1’) entonces temp: = a y b; y < = cy temp; terminara si; proceso finalizado;
CASO 2: variable temp
proceso (clk)
Si (clk’event y clk = ‘1’) entonces
y < = c y temp;
temp: = a y b;
terminar si;
proceso final;
ambos casos crean un hardware diferente.
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