Estoy desarrollando un modelo SysGen utilizando un núcleo CORDIC 4.0 Translate para pasar de coordenadas rectangulares a coordenadas polares.
Necesito entender las opciones Rotación gruesa y Escalado de compensación .
Acerca de Rotació...
Sé VHDL y entiendo la sintaxis, pero nunca antes programé un FPGA. Pronto escribiré mi primer código VHDL y luego subiré mi código a Xilinx FPGA. Al escribir código VHDL tenemos entidad. En los ejemplos que vi, las señales en el archivo UCF siem...
Me pregunto si es posible usar el entorno TinyOS-nesC para programar una tarjeta Basys2. Digilent ha desarrollado un controlador para esta tarjeta en Linux pero su departamento técnico dice que utiliza los programas Xilinx-VHDL para Basys2. ¿Alg...
¿La resistencia efectiva mencionada en la imagen es la resistencia de entrada para los pines CPLD? Estoy usando Vccio a 3.3 V.
(La imagen es de la nota de la aplicación Xilinx CPLD IO Guide).
He sintetizado un diseño para un CPLD Coolrunner II. Tengo la intención de usar el reloj interno del CPLD. Tengo una entrada llamada CLK. Miro el informe de ajuste y veo esto:
** Global Control Resources **
GCK GSR GTS...
Estoy intentando crear un módulo de controlador para la interfaz SMI en mi ethernet PHY. Mi módulo de nivel superior contiene los siguientes puertos con eth_mdio marcado como inout.
module top
(
input clk_100,
in...
Soy un estudiante de ingeniería eléctrica y el proyecto de mi término anterior estaba implementando ddr2 SDRAM con Xilinx FPGA, pero me interesa saber qué dispositivo de la computadora portátil controla ddr4 en él.
¿Y cuál es el método para c...
He comprado una placa de desarrollo FPGA XUPV5LX110T y no estoy seguro del tamaño de la DRAM que se puede actualizar.
Actualmente tengo un SODIMM de 256 MB que estoy buscando aumentar por la posibilidad de utilizar una buena parte como memori...
Estoy usando la suite de diseño Xilinx ISE para simular mi circuito digital. Quiero modelar retrasos en cada elemento individual de mi circuito combinacional durante la simulación. No quiero agregar explícitamente retrasos en mi módulo, ya que e...
Por lo tanto, estamos implementando el cálculo inverso de 8 * 8 matrices utilizando la descomposición de LU en un FPGA Basys 3 Artix 7:
enlace
1) Tras la síntesis y la implementación, encontramos que el consumo de LUT y los inconveniente...