Soy un nuevo FPGA y estoy trabajando con el PDF "IntroToSpartanFPGABook"
Estoy viendo el archivo "restricciones.ucf "y (porque soy perezoso), se me ocurrió que podía crear una carpeta" restricciones.ucf "para mi (Papilio) Megawin, que puedo A...
Supongamos que el repositorio de IP contiene dos versiones de la misma IP. ¿Xilinx Vivado permite la creación de instancias de ambas versiones en el mismo diseño, o eso puede ser conflictivo de alguna manera?
Estoy transformando el diseño de un controlador de retroalimentación (controlador PI) que ya estaba en Simulink, a FPGA usando Xilinx System Generator. El principal problema de diseño que estoy enfrentando es el tiempo de holgura negativo. Estoy...
Estoy modificando un proyecto de Spartan 6 para actualizar varias interfaces externas de rutas de datos de 16 a 32 bits. Lo tengo en cuenta que todas las señales en un bus de datos o direcciones deben asignarse a un banco de E / S (pero los buse...
Estoy escribiendo un modelo vhdl y tengo un problema con la declaración del puerto.
Digamos que tengo una entidad entityA que crea una instancia de N entityB . Ahora, entityB tiene un puerto, out , con bits de tamaño M,...
Tengo un FPGA en el que he implementado SATA Host y un SSD como dispositivo. La comunicación entre ellos está ocurriendo en SATA 3.0 (6 Gbps).
Tengo una situación en la que durante la transacción de escritura recibo SYNCp del dispositivo ines...
He desarrollado algo de IP con Xilinx ISE, y esto requería algunas restricciones de ruta de varios ciclos en el archivo UCF:
NET "lowlat_result<0>" TPTHRU = "through_lowlat_result";
# ....
NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIO...
Me pregunto si es posible o no crear matrices bidimensionales que tengan diferentes tamaños internos.
Por ejemplo puedo crear
type type1 is array(0 to N-1) of std_logic;
type type2 is array(0 to M-1) of type1;
signal mysig : type2;
con N...
Actualmente estoy trabajando en la interacción con la memoria SSD a través de un FPGA utilizando el protocolo SATA. Estoy usando una placa de evaluación Xilinx KC705 y el SSD es de Samsung. He conectado el dispositivo SSD a la placa KC705 a trav...
Estoy trabajando en un diseño en Xilinx Zynq. Después de la síntesis e implementación, la peor holgura negativa es aproximadamente 8.9ns, lo que significa que el circuito funciona a aproximadamente 112MHz. Sin embargo, después de agregar núcleos...