Estoy modificando un proyecto de Spartan 6 para actualizar varias interfaces externas de rutas de datos de 16 a 32 bits. Lo tengo en cuenta que todas las señales en un bus de datos o direcciones deben asignarse a un banco de E / S (pero los buses diferentes pueden estar en bancos diferentes). He buscado (principalmente la documentación de Xilinx) para obtener orientación sobre esta pregunta, pero no he encontrado una respuesta adecuada. Por favor, indique cuál de estos se aplica y por qué.
- Todas las señales en un bus deben estar en un banco de E / S
- Dividir direcciones o buses de datos en más de un banco para reducir las cargas de conmutación simultáneas
- No importa, siempre que los voltajes sean compatibles.
En mi caso, todas las E / S son del mismo voltaje y no se requieren controladores o receptores diferenciales.
Espero que me guíen hasta la primera respuesta para usar un reloj común local para todas las señales en el bus, pero no puedo encontrar ninguna información que justifique esa expectativa.