Estoy intentando escribir un banco de pruebas para un procesador RISC de 16 bits usando verilog en Xilinx.
Tengo los siguientes módulos:
- TOP
-datapath
-instruction_fetch
-program_counter
-instruction_memory...
Utilicé Xilinx para simular Logic And Gate, y funcionó bien. Seguí el mismo procedimiento para simular Half-Subtractor, pero me quedé atascado en el medio.
Cuando verifiqué dos códigos en la ventana de Xilinx, encontré dos diferencias (vea lo...
Así como la pregunta lo indica. He tenido problemas para poder probar el lado de programación del procesador ARM en la placa TE0720. He estado buscando en línea cómo configurar la placa y me metí en un SDK donde puedo programarlo, pero cada vez...
Estoy escribiendo un programa de controlador VGA en Verilog en un Spartan 3E (placa FPGA Papilio one- 500k incluida con LogicStart MegaWIng). La frecuencia del reloj interno de Spartan 3E es de 32MHz. Pero necesito generar un reloj de 25Mhz...
Tengo una señal de 16 bits, para mí solo los últimos 4 bits son importantes y los primeros 12 bits son siempre "0", así que no hago nada con los primeros 12 bits y al final sale de mi componente al siguiente componente como este:
my16bitsignal...
Estoy diseñando un circuito de encriptación simple en Xilinx Virtex-5 FPGA. He dado la restricción de tiempo en la UCF de la siguiente manera:
NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIOD "clk" 25 ns HIGH 50%;
Mi diseño no tiene ningún...
En ISE, es posible seleccionar varias "Opciones de inicio" para generar la imagen FPGA haciendo clic derecho en "Generar archivo de programación", seleccionando "Propiedades del proceso" y luego haciendo clic en "Opciones de inicio". Las opcione...
Tengo un código simple en xilix type mblock en simulink:
function q = test1( n)
q = 0;
for i = 1:n
q = i;
end;
end
Si ejecuto este código ingenuamente en la consola matlab, funciona bien. Sin embargo, cuando quiero simular el bloq...
Estoy realizando la optimización del rendimiento de un código de transformación DCT tipo II II inverso 8x8 utilizando Xilinx Vivado HLS. He generado el informe pero no estoy seguro de la diferencia entre la latencia en el mejor de los casos y la...
Después de sintetizarlo, el error se produjo de esta manera: Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.> ¿Alguna solución? ( Aquí está debajo de mi...