Preguntas con etiqueta 'xilinx'

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VHDL - 10% de ciclo de trabajo

Necesito generar 500Hz desde la frecuencia de reloj de 50MHz. Ya lo tengo. Mi problema aquí es cómo se debe ajustar el código si quiero cambiar el ciclo de trabajo al 10%? Gracias. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOG...
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Un sistema PWM general utilizando FPGA [cerrado]

Necesito combinar estos 3 códigos para formar un sistema PWM completo utilizando FPGA. Lo intenté, no hay error, pero el proceso no es sintetizable. Por favor, ayúdame. Gracias. Este es el código para FreqDivider200Hz library IEEE; use IE...
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diseñando una máquina de estados para detectar un bit determinado

Por lo tanto, necesito crear una máquina de estado (máquina harinosa) para detectar el bit 1010 y también debo codificarlo en verilog. Aquí hay una foto de mi máquina de estado: Entonces,creélamáquinadeestadoyahoranecesitocodificarlaenverilo...
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BASYS2 - Verilog: ¿cómo editar correctamente el archivo ucf?

Soy un novato en FPGA. Compré la placa digital BASYS2 (Spartan3E). Tengo antecedentes sobre los microcontroladores. C / C ++ no es un problema para mí. Pero estoy teniendo algunos problemas con FPGA. En realidad, no con FPGA sino con Compilador...
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Restricción del tiempo de llegada relativo para un grupo de señales

Imagine una situación en la que el retraso absoluto de un grupo de señales no importa, pero debe asegurarse de que cada señal del grupo tenga aproximadamente el mismo retraso hasta que alcance un cierto punto, digamos un FF. ¿Cómo se ve la restr...
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Xilinx Coregen FIFO como modelo ZeroDelay

Mi diseño VHDL contiene un FIFO generado por Coregen de Vivado 15.3. Intento depurar el diseño con una simulación de ZeroDelay. Pero el núcleo no es Zerodelay y hace cambios cortos (mucho más corto que un ciclo de reloj: segunda señal en Imagen...
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Conectar tableros Zynq de manera rápida y determinista

Estoy tratando de hacer un clúster con placas Zynq-7010 para una aplicación en tiempo real. Uno de ellos será el maestro, y controlará ocho tableros de clientes. La placa maestra también recogerá los datos de los clientes. Intenté usar una conex...
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No se puede abrir XPS desde PlanAhead (Xilinx ISE 14.3)

No puedo abrir Xilinx Platform Studio (XPS) desde PlanAhead. Me muestra los siguientes mensajes de error: No he abierto varias sesiones de él. También he eliminado la protección de escritura para esa carpeta. ¡Pero todavía recibo este err...
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PAR demora demasiado - Xilinx ISE

Estoy tratando de compilar un proyecto y se tarda mucho tiempo en enrutar. - ISE 14.3 En mi módulo principal, estoy usando un paquete donde he declarado una matriz de constantes. Estas constantes usan funciones que he declarado en otro paquet...
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¿Cómo resolver ERROR Xst: 528 en ISE?

'timescale 1ns / 1ps module Control(H, C, S, X, rst, clk); output reg[1:0] H, C; output [2:0] S; input X, rst, clk; reg[2:0] st...