Preguntas con etiqueta 'xilinx'

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Módulos en cascada IDELAYCTRL en Xilinx Kintex 7

EstoyhaciendoestapreguntaconrespectoalaconexiónencascadadedosmódulosIDELAYCTRLparaaumentarlosretrasosdeTapenKintex7Series.Laimagenseadjuntaparamayorclaridad.Serealizanlassiguientesmodificacioneseneldiseño:Nohayunmétododirectoparaconectarlosdosm...
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Vivado "Exportación de hardware" paquetes de flujo de bits desconocido

Tenemos un proyecto Zynq en Vivado 2017.4. Puedo generar el flujo de bits, en proj/proj.runs/impl_1/mybitstream.bit . Luego quiero importar esa configuración a mi proyecto de petalinux, así que uso File > Export > Export Hardwa...
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Posible problema con las máquinas de estado que codifican la síntesis de vivado

He estado trabajando en el uso de Ethernet phy en mi DDR Nexys4 durante las últimas semanas. En los últimos días me he sentido particularmente frustrado con un problema que estaba teniendo con mi módulo rx. He pegado el código abajo. Mi módulo p...
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¿Cómo se corrige el error 'restricciones de tiempo no cumplidas' causado por Xilinx Cordic IP?

Hice un generador de funciones de ventana IP en Xilinx Vivado. Funciona bien en la simulación. Cuando intenté implementarlo para Zedboard, se produce un error de tiempo. El error es causado por Cordic IP utilizado para la función de coseno Es...
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X-Flip (esquema) flip-flop D

Estoy trabajando en un secador VGA. Tengo un problema con el flip-flop D. Intenté simular solo un flip-flop D y no entiendo por qué su salida funciona así. ¿No debería simplemente retrasar la señal con 1 período? Debido a esto no puedo terminar...
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FSM fue alcanzado entre dos estados solamente!

Estoy escribiendo un fsm que se toca entre s1 y s2 y no pasa al siguiente estado. Incluso si aumento la demora después de s3 (para que se complete la operación). Incluso observé la simulación de que los datos estaban disponibles en ese instante,...
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Manera fácil de configurar e implementar un XADC a través de DRP para un Arty Z7-10 FPGA con tres canales activos

He estado trabajando en un proyecto que requiere el uso de tres canales XADC, preferiblemente un diferencial real con aproximadamente 50 cps y dos canales de 1 sps de un solo extremo (por ejemplo, Vp / Vn, A0, A1). Después de mirar la Demostrac...
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ALU usando Componente y Proceso

Estoy diseñando una ALU simple para mi propia que usa 2 bits para las operaciones select . Supongamos que mis operaciones son las siguientes: 00 C <= A & B 01 C <= A + B 10 C <= NOT (A) 11 C <= '0' & A (7 DOWNTO 1)...
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Verilog precisión de bit intermedio

Actualmente tengo la siguiente expresión verilog ... wire [15:0] address_delta = (rx_address_in * 8 + (rx_eof_in ? rx_len_in : 8)) - (seek_address + OUT_BYTES); rx_address_in es de 13 bits y OUT_BYTES es un parámetro que es una constante en...
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¿Qué es ERROR: Paquete: 1107 en la asignación en Xilinx ISE?

Aparece un mensaje de error al procesar el mapeo ISE de Xilinx. y estoy tratando de resolver este problema ERROR: Pack: 1107. Pero no puedo entender esto, ¿qué significa? mi tablero objetivo es Spartan6lx16 2c. y el reloj externo se asigna co...