Para mi proyecto, he definido una ROM de un solo puerto, utilizando el generador de memoria de bloques de las herramientas ISE.
Aparece como parte de mi proyecto, pero tengo un mensaje de error implementando mi módulo superior. lo que dice:
ER...
Buen día,
Necesito ayuda Empieza a trabajar con Synopsys Synplify. Importe mi proyecto Xilinx ISE (funciona completamente).
Intente ejecutar y recibir: "No hay sobrecarga coincidente para to_integer" para esta línea
rgb(7 downto 0) <=...
Estoy trabajando con números de punto flotante en System Generator. Necesito realizar esta operación aritmética y = x * (- 1) . Creo que podría hacerse usando el bloque mult, pero no me gusta de esta manera porque es muy costoso en términos de...
Mis detalles de arquitectura
Implementación de FPGA
Formato pt flotante (IEEE 754)
Al menos 17 a 18 operaciones aritméticas (sumadores y multiplicadores) involucradas.
Actualmente, crea una instancia de las IP de punto flotante...
Supongamos que tengo el siguiente archivo de restricciones que especifica solo una entrada:
set_property -dict { PACKAGE_PIN J15 IOSTANDARD LVCMOS33 } [get_ports { Switch }];
Y el siguiente archivo superior que también enumera input A...
Tengo un kit embebido SP60x (Spartan 6). Me dieron el tablero en el trabajo y han perdido casi todo, así que no estoy seguro de cuál es la versión exacta.
He descargado el ISE Design Suite para Windows 10 - 14.7 soft.
He lanzado el softw...
¿Cómo puedo convertir un .bit (salida de ISE Project Navigator) en un archivo .bin?
Por lo que entiendo, los archivos .bit son similares a .bin pero con un encabezado que especifica cosas como la placa y esas cosas.
Estoy tratando de conectar un sensor de movimiento PIR a mi placa FPEG Elbert V2 Spartan 3A y luego tengo que activar un LED cuando se activa el PIR. El PIR está conectado a GPIO 1. Aunque el código se compila (lo descarté para la depuración), m...
Estoy tratando de simular el XADC en vivado
Tengo mi código de banco de pruebas aquí
library IEEE;
use ieee.numeric_std.all;
use IEEE.STD_LOGIC_1164.ALL;
use std.textio.all;
entity test_design_1 is
end test_design_1;
architecture TB of...