Xilinx Vivado: ¿Cómo se manejan las entradas / salidas que no están en el archivo de restricciones?

Question

Xilinx Vivado: ¿Cómo se manejan las entradas / salidas que no están en el archivo de restricciones?

#1 de CapnJJ (0 votos)

0

Supongamos que tengo el siguiente archivo de restricciones que especifica solo una entrada:

set_property -dict { PACKAGE_PIN J15   IOSTANDARD LVCMOS33 } [get_ports { Switch }];

Y el siguiente archivo superior que también enumera input A y output B en su especificación port :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity test11 is
port (
    Switch      : in std_logic;
    A           : in std_logic;
    B           : out std_logic
);
end test11;

architecture Behavioral of test11 is
begin
    B <= A xor Switch;
end Behavioral;

Esto compila muy bien.

¿Están asignados A y B a algunos pines aleatorios? ¿Están vinculados a '0' o '1' ?

fpga vhdl xilinx

pregunta tschaboo

1 respuesta

Lea otras preguntas en las etiquetas fpga vhdl xilinx

¿Desacoplar el valor del límite? BLDC no se iniciará solo, pero con ayuda inicial

score 0 · Answer 1

Si no los asignó explícitamente en su archivo .UCF, se asignan "al azar". Debería ver B asignado a una salida (como la salida de su lógica), y A y switch están asignados a las entradas. Abra su informe PAR para ver dónde fueron asignados. Cree un archivo UCF para restringirlos y agréguelo a su fase PAR. También hay otras restricciones que pertenecen a la UCF. IO standard , slew rate , direction , tiempos de configuración / retención, etc.

Si no está familiarizado con la sintaxis de un archivo .UCF, busque en / docs de su instalación, o en línea la "guía de restricciones"

Xilinx Vivado: ¿Cómo se manejan las entradas / salidas que no están en el archivo de restricciones?

Publicaciones recientes del blog

1 respuesta