Preguntas con etiqueta 'xilinx'

1
respuesta

Coolrunner2 GSR Global Set / Reset

Por lo tanto, los CPLD de Coolrunner2 tienen una función llamada GSR o "Global Set / Reset". En las documentaciones encontré muchas referencias, pero no hay un capítulo que me diga cómo funciona exactamente el GSR y más importante: cómo usarlo....
1
respuesta

Cambiar el reloj PL

Estoy diseñando mi proyecto en Vivado y tuve un WNS (Peor Slack negativo) de -2.67 ns (mi reloj PL era 200Mhz). Tuve algunos problemas al ejecutar mi diseño, ya que los resultados fueron buenos a veces y malos en otras, por lo que pensé que p...
2
respuestas

FPGA - Transferencia de datos a través de Ethernet

Tengo un módulo Verilog que puede hacer que mi FPGA parpadee sus LED en las frecuencias de acuerdo con ciertas variables / constantes que he establecido dentro del código. Sin embargo, me gustaría cambiar estas variables externamente, para poder...
1
respuesta

No se puede buscar un valor específico en la RAM - verilog

Mi módulo ha buscado un valor específico en la RAM y luego devuelve su dirección de ubicación. Cuando escribí un banco de pruebas, ¡veo que el módulo no funcionó correctamente! siempre el valor de salida es "no importa". Aunque he inicializado l...
1
respuesta

Análisis de ciclos de reloj de Zedboard

Basado en el ejemplo en aquí , probé un ejemplo muy similar (pero en lugar de multiplicar dos matrices simplemente multiplico todos los elementos en una matriz por 2.0). Sin embargo, al comparar los resultados de multiplicar una matriz de 32...
1
respuesta

bloques de memoria sintetizables

En Verilog, estoy intentando almacenar la entrada hasta 4 valores anteriores y luego operar sobre ellos. El código está bien en la simulación pero en FPGA, calcula la salida con la entrada actual en lugar de los anteriores. ¿Cuáles son los regis...
1
respuesta

xilinx crea un esquema del módulo superior con módulos de nivel inferior

Tengo un archivo de origen VHDL de módulo superior, que tiene algunas instancias de módulos de nivel inferior (VHDL) y señales que conectan estos módulos de nivel inferior. ¿Cómo puedo generar un esquema para esto? Quiero decir, me gustaría ver...
3
respuestas

VHDL: Simulación de retardo para los componentes ISE UNISIM

He extraído la fuente VHDL de mi diseño de Xilinx ISE. Utiliza la biblioteca UNISIM para modelar tablas de consulta y flip-flops y otros componentes. Cuando simulo mi diseño VHDL (un circuito combinado) utilizando ModelSIM, no se muestran demor...
1
respuesta

Xilinx ap_axiu parámetros

Estoy usando ap_axiu de ap_axi_sdata.h en Vivado HLS como lo vi en algún ejemplo para transmitir datos a través del AXI DMA. Estoy definiendo mi valor de esta manera: typedef ap_axiu<32,4,5,5> AXI_VALUE; Sin embargo, y aunque puedo...
1
respuesta

¿Qué significa "no se detectó una unidad de diseño en este archivo"?

Recibí este error y luego intenté agregar un archivo fuente. ¿Alguien puede decirme qué significa esto? ¿Qué debo hacer para corregirlo?