Tengo un archivo de origen VHDL de módulo superior, que tiene algunas instancias de módulos de nivel inferior (VHDL) y señales que conectan estos módulos de nivel inferior. ¿Cómo puedo generar un esquema para esto? Quiero decir, me gustaría ver el módulo superior, dentro de él, los módulos de nivel inferior y las señales. (xilinx ise design suite 14.7)
Xilinx ISE 14.7: pestaña Diseño - > Sintetizar - XST (expandir nodo) - > Ver esquema de RTL.
Alternativa: menú Herramientas - > Visor de esquemas - > RTL ...
RTL Schematic (Register Transfer Logic) es el esquema genérico y jerárquico en términos de lógica combinacional y flip-flops. La otra opción es Technology Schematic , que muestra cómo la lógica se asigna a elementos de bajo nivel específicos del dispositivo, como los segmentos y IOB.
Lea otras preguntas en las etiquetas fpga vhdl schematics xilinx