He extraído la fuente VHDL de mi diseño de Xilinx ISE.
Utiliza la biblioteca UNISIM para modelar tablas de consulta y flip-flops y otros componentes.
Cuando simulo mi diseño VHDL (un circuito combinado) utilizando ModelSIM, no se muestran demoras en los WaveForms simulados.
Quiero saber cómo puedo agregar un retraso a los elementos de la biblioteca UNISIM y luego ver su efecto en la simulación MODELSIM.
Cada paso de síntesis genera su propio modelo de simulación. Por lo tanto, comience por comenzar lugar & ruta y seleccione "generar modelo de simulación post par" luego. Ahora puede iniciar su simulador seleccionado iSim o vSim desde ISE.
Debe adjuntar el archivo SDF generado al invocar el simulador (En ModelSim: Iniciar simulación ... / Panel SDF ")
Este archivo se parece a las listas de red EDIF o al código LISP (lleno de paréntesis), su propósito es etiquetar cada primitiva con parámetros de retardo.
La forma correcta de realizar la simulación considerando el retraso de los componentes en ISE es:
simprim y XilinxCoreLib usando el comando compxlib Lea otras preguntas en las etiquetas simulation vhdl xilinx ise modelsim