Preguntas con etiqueta 'xilinx'

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Resumen de diseño de Xilinx

Mi proyecto está terminado y Xilinx proporciona muchas estadísticas en el resumen, como: ¿Cómo evaluaré estos valores, qué puedo decir sobre ellos? ¿Qué significa qué? ¿Es este informe bueno o malo? ¿Con qué puedo comparar mis resultados?...
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DCART Spartan 3AN FPGA

Mientras uso el reloj interno para la entrada de clics DCM, obtengo clk0 como la frecuencia perfecta de salida, igual que el reloj interno, pero no en los pines O / P restantes. Cambié de la codificación anterior como esta y también el esquema c...
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Problema con Xilinx SDK - No se pudo escanear la cadena JTAG

Tengo un problema con la ejecución de un sencillo programa Hello World en la placa Trenz TE0720-01 con una Zync 7020 FPGA. He estado siguiendo el tutorial para configurar y ejecutar el programa Hello World dado aqui No tengo ningún problema...
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¿Cuál es el uso de la restricción OFFSET IN / OUT para el diseño de FPGA cuando se usa el registro en IOB?

Lo siguiente se solicita en el contexto de los FPGA de Xilinx (mi experiencia), pero también puede aplicarse a tecnologías similares ofrecidas por otros proveedores. Fondo: Al escribir restricciones para FPGA I / O, hay restricciones OFFSET...
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¿Por qué los estándares diferenciales no existen en FPGA PlanAhead?

Nunca he usado E / S diferenciales en FPGA (XC3S400). Siempre uso PlanAhead para la planificación de pines. Cuando hago clic en un pin específico, tiene todos los estándares de extremo único pero no existe ninguno de los estándares diferenciales...
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¿Alguna buena sugerencia para el oscilador opcional Basys2 de 50 MHz o 100 MHz? [cerrado]

¿Quiero obtener el oscilador estable opcional para el Basys-2 pero no sé cuál sería la mejor opción para 50 MHz y 100 MHz? ¿Alguien ha comprado y usado alguno? Si es así, ¿cuál es el número de pieza?     
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Demostración frente a registro de latencia personalizado

¿Hay una diferencia entre el bloque downsample (por ejemplo, en matlab ) en comparación con un register con latencia personalizada o bloque de retardo. Por lo que entendí, el bloque downsample simplemente ignora las...
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Problema al inicializar Xilinx BRAM

Hace un tiempo, agregué una función a GNU binutils para convertir archivos a archivos mem verilog, adecuados para leer con $ readmemh. La salida está muy cerca de lo que podría obtener con la utilidad data2mem de xilinx. Estoy usando ambos siste...
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Xilinx Xpower Analyzer: definición de alcance esperado en VCD

Utilizo un archivo VCD para evaluar la potencia de mi diseño. El VCD se genera usando el siguiente comando en el archivo testbench. $dumpfile ("testb.vcd"); $dumpvars (0, tb.gcm_tb); tb es el nombre del módulo del banco de pruebas....
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Verilog: pasar un vector como puerto a un módulo

Tengo dos módulos contador: la salida es un vector llamado error_count. lcd: Módulo para mostrar el código en una pantalla LCD. La entrada incluye clock y error_count. El siguiente fragmento de código es el más relevante y se adjunta a...