Mi proyecto está terminado y Xilinx proporciona muchas estadísticas en el resumen, como:
¿Cómo evaluaré estos valores, qué puedo decir sobre ellos? ¿Qué significa qué? ¿Es este informe bueno o malo? ¿Con qué puedo comparar mis resultados?
También fallaron las restricciones de tiempo con las siguientes estadísticas:
¿Hay alguna manera de solucionar esto y qué puedo decir al respecto? ¿Cuál sería la fuente del problema? ¡Me alegraría si me pudieras echar una mano!
En general: si su diseño no cumple con el tiempo, esto es malo. Es posible que vea errores en el FPGA que no entenderá. Así que siempre deshágase de tales advertencias antes de comenzar a evaluar en hardware real.
La restricción de tiempo que no se ha cumplido indica que tienes un reloj de 100 MHz. ¿Es este el caso? ¿Cuál es tu objetivo FPGA? ¿Qué tipo de método de entrada de diseño utilizas (Esquemático o HDL)?
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