Restricción del tiempo de llegada relativo para un grupo de señales

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Restricción del tiempo de llegada relativo para un grupo de señales

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Imagine una situación en la que el retraso absoluto de un grupo de señales no importa, pero debe asegurarse de que cada señal del grupo tenga aproximadamente el mismo retraso hasta que alcance un cierto punto, digamos un FF. ¿Cómo se ve la restricción para esto?
P.ej. hay 4 señales (A-D) que llegan desde fuera del FPGA. No me importa cuánto tiempo se retrasan estas señales dentro del FPGA, siempre que lleguen a las FF dentro de una ventana de tiempo de +/- X ns, es decir, A llega a una FF en el momento T, D llega a una FF a las el tiempo T + X ns, y B y C llegan a FFs en algún momento intermedio.
¿Es posible formular una restricción de ajuste en la sintaxis UCF o XCF de Xilinx? ¿O todos estos tiempos deben manejarse dentro de las IOB y no hay forma de manejar esto dentro del FPGA? La restricción deseada parece ser similar a una restricción OFFSET, pero no es la misma, ya que no hay un valor máximo para el retraso total.

fpga vhdl xilinx constraints ucf

pregunta damage

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Una forma es definir una restricción FROM TO, por ejemplo, en la sintaxis de UCF:

TIMEPSEC "TS_PAD2FF" = FROM PADS("my_ports") TO FFS("my_ffs") 4 ns;

Sin embargo, esto no define la diferencia máxima permitida de los retardos de ruta, sino un retraso absoluto de ruta para todas las rutas de un grupo de pads a un grupo de FF. Por lo tanto, un posible retardo de temporización fijo que todas las rutas tienen en común no se considera en esta restricción. Es lo más cerca que se puede conseguir ...
Si fuera posible definir una desviación máxima para un grupo general de rutas que sería otra opción, pero todas las herramientas que he encontrado solo permiten la definición de desviación con respecto a una señal de reloj.

Restricción del tiempo de llegada relativo para un grupo de señales

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