Preguntas con etiqueta 'ucf'

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Restricción de una pantalla de 7 segmentos en VHDL

En este momento, solo estoy tratando de configurar una pantalla de segmento de un solo dígito 7, y estoy bastante atascado. Todos los recursos que puedo encontrar utilizan un vector lógico de 7 bits y simplemente se detienen allí. Así que ent...
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VHDL muchos archivos .ucf o no

Tengo una pregunta muy básica sobre VHDL. ¿Necesitamos un archivo .ucf separado para cada archivo .vhd o no? La razón por la que tengo muchos archivos .vhd porque cada una de las entidades especifica una interfaz diferente. ¿Debo combinar todos...
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Usando las restricciones de UCF para asignar uno de los dos puertos de salida

Tengo un diseño de CPLD que tiene un pin de repuesto (depuración). Estoy intentando averiguar si es posible usar el archivo UCF para seleccionar en qué puerto de salida (NET) se convierte el pin. Sin embargo, el problema es que tengo dos rede...
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¿Por qué Xilinx Translate for Virtex-6 no sabe IOSTANDARD LVDS?

Estoy usando varios FPGAs Xilinx y tableros desde Spartan3E hasta KC705 / VC707 y estoy muy familiarizado con los archivos UCF, pero hay una pregunta que me molesta ... ¿Por qué traducir para Virtex-6 no se conoce IOSTANDARD LVDS, pero sí pa...
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¿Cómo debo traducir la antigua declaración TIG de UCF a los nuevos archivos Vivado XDC?

Tengo un archivo UCF corto con el siguiente contenido: ## Fan Control ## ============================================================================= ## Bank: 15 ## VCCO: 1.8V (VCC1V8_FPGA) ## Location:...
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¿Uso del archivo UCF y del divisor de reloj?

Sé VHDL y entiendo la sintaxis, pero nunca antes programé un FPGA. Pronto escribiré mi primer código VHDL y luego subiré mi código a Xilinx FPGA. Al escribir código VHDL tenemos entidad. En los ejemplos que vi, las señales en el archivo UCF siem...
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El reloj no parece funcionar

He estado trabajando en un programa para la clase que actúa como un cronómetro, pero he tenido problemas donde no funciona. (Solo se utiliza un dígito, el primero que se mostrará en la pantalla de cuatro dígitos, y siempre está en 0). Después de...
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Restricción del tiempo de llegada relativo para un grupo de señales

Imagine una situación en la que el retraso absoluto de un grupo de señales no importa, pero debe asegurarse de que cada señal del grupo tenga aproximadamente el mismo retraso hasta que alcance un cierto punto, digamos un FF. ¿Cómo se ve la restr...
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Asignación de bits específicos de vector a salidas en verilog ucf

Cuando configuro mi módulo, tengo un código como input signed [7:0] SIGNAL pero en la UCF quiero asignar cada bit individualmente. Actualmente mi código en la UCF es algo así como NET "SIGNAL[0]" LOC = P35 | IOSTANDARD = LVCMOS33 | DRIVE...
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Bloque FPGA Xillinx y dirección de ubicación RAm

Quiero crear una restricción de ubicación para implementar todo mi diseño en la región específica del FPGA (por ejemplo, en la esquina izquierda). Leí el enlace y escribo este código en mi archivo ucf : INST "*/*" AREA_GROUP="pblock_my...