Sé VHDL y entiendo la sintaxis, pero nunca antes programé un FPGA. Pronto escribiré mi primer código VHDL y luego subiré mi código a Xilinx FPGA. Al escribir código VHDL tenemos entidad. En los ejemplos que vi, las señales en el archivo UCF siempre están relacionadas con el archivo de nivel superior y no con otros. ¿Es esto correcto? Porque cuando escribo mi propio código, estoy confundido sobre la asignación de qué señal, qué señales vectoriales y sus diferencias con respecto a las demás y cómo están conectados los archivos entre sí, etc. Dado que esto no es Java / Cpp, me siento realmente débil. ¿Hay algún tutorial / enlace que me pueda dar un buen comienzo para mi primer proyecto?
Sé lo que es el divisor del reloj, lo divide ... pero, ¿por qué no usamos el reloj del sistema a 50 Mhz, por ejemplo? ¿Para qué sirve el divisor de reloj? ¿Cuál es la ventaja? ¿Lo necesitamos en absoluto? ¿Cómo uso el divisor de reloj en mis códigos?