VHDL muchos archivos .ucf o no

Navega tus respuestas
2

Tengo una pregunta muy básica sobre VHDL. ¿Necesitamos un archivo .ucf separado para cada archivo .vhd o no? La razón por la que tengo muchos archivos .vhd porque cada una de las entidades especifica una interfaz diferente. ¿Debo combinar todos ellos? Por ejemplo, estoy trabajando en la interfaz SPI del FPGA para configurar un chip, y en la interfaz LVDS del FPGA para leer la salida del chip (solo para una mayor velocidad de datos). Por lo tanto, en este momento, tengo 2 archivos .vhd para cada interfaz. ¿Es eso correcto? Se agradecería cualquier recomendación sobre qué documento leer. Gracias.

    
pregunta Lac

2 respuestas

2

Todos los componentes generalmente se integran en una sola entidad de nivel superior. Sería el archivo VHDL final "envoltorio" que define todos los puertos, genéricos y todo el diseño completo. Este es el archivo HDL que luego se sintetiza. Entonces, un archivo UCF es suficiente, que se define solo para este módulo de nivel superior.

Puede consultar las guías de síntesis del sitio web de Altera o Xilinx.

    
respondido por el MITU RAJ
1

De la Xilinx UG903 , página 8 (nota : esto es Vivado, no ISE, pero debería aplicarse):

  

Xilinx recomienda que separe las restricciones de tiempo y las físicas por   guardándolos en dos archivos distintos   s. También puede mantener las restricciones específicas de un determinado módulo en un   archivo separado.

Normalmente, tendré un solo archivo de restricciones de tiempo de todo el proyecto y un solo archivo de restricciones físicas. Luego, si tengo componentes grandes que planeo reutilizar en otros proyectos, crearé archivos de restricción de tiempo individuales para ellos.

    
respondido por el ks0ze

Lea otras preguntas en las etiquetas

Disipación de energía y decaimiento de corriente en este circuito Verilog to Logic Diagram