Mi diseño VHDL contiene un FIFO generado por Coregen de Vivado 15.3. Intento depurar el diseño con una simulación de ZeroDelay. Pero el núcleo no es Zerodelay y hace cambios cortos (mucho más corto que un ciclo de reloj: segunda señal en Imagen 1 ) . 
Estonoesunproblemaparalafunción,perodificultaladepuración.Simealejo,nopuedovermássielvalorpermaneceigualocambia.
¿Hay una manera de forzar al núcleo a actuar como demora cero?
Probablemente no, pero es bastante fácil agregar un registro a su banco de pruebas que capture la salida del FIFO solo en los bordes relevantes del reloj, y monitorear la salida de ESO para los cambios.
Además, este sería el primer paso hacia la construcción de un monitor completamente automático para esa salida que no dependa de la inspección visual. A medida que su diseño crezca, apreciará el valor de dichos monitores.
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