¿La resistencia efectiva mencionada en la imagen es la resistencia de entrada para los pines CPLD? Estoy usando Vccio a 3.3 V.
(La imagen es de la nota de la aplicación Xilinx CPLD IO Guide).
¿La resistencia efectiva mencionada en la imagen es la resistencia de entrada para los pines CPLD? Estoy usando Vccio a 3.3 V.
(La imagen es de la nota de la aplicación Xilinx CPLD IO Guide).
No, es la impedancia de la circuitería la que implementa un pull-up o retenedor. La impedancia de entrada normalmente será mucho mayor, y generalmente se especifica como una corriente de entrada máxima en un rango de voltajes.
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