Inferir BUFGMUX en FPGA de Xilinx para multiplexación de reloj

Question

Inferir BUFGMUX en FPGA de Xilinx para multiplexación de reloj

#1 de Martin Thompson (3 votos)
#2 de Oli Glaser (2 votos)

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Tengo un núcleo de memoria VHDL que me obliga a multiplexar entre dos relojes. El reloj de escritura funciona a 200 Mhz y el reloj de lectura funciona a 100 Mhz. Creo que esto se puede hacer usando BUFGMUX (corríjame si hay una mejor manera de hacerlo)

¿Es posible inferir esto de alguna manera en VHDL en lugar de instanciarlo? Cuales son tus experiencias con esto ? ¿Puedes publicar algún código de muestra?

* EDIT * *

Los puertos READ están completamente ocupados y deben utilizarse simultáneamente. La operación de escritura ocurrirá solo una vez en el inicio como un paso de inicialización.

RRS

vhdl verilog clock xilinx

pregunta boffin

2 respuestas

3

No he inferido con éxito un BUFGMUX.

Soy un gran fanático de la inferencia, pero para tratar con los componentes del reloj, los instalo. Por lo general, no hay demasiadas instancias para hacer y pueden ser contenidas en el nivel superior para que la portabilidad no resulte demasiado dañada.

respondido por el Martin Thompson

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score 2 · Accepted Answer

En lugar de multiplexar un reloj (o dividirlo) use un reloj para ambos puertos de lectura y use dos líneas de habilitación separadas (o multiplexadas) (es decir, el puerto habilitado para leer) para realizar la lectura. Esto es mejor que agregar cualquier lógica / retraso a la línea del reloj.

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