Todos los días,
¿Existe un método comparable al de la depuración de jtag en un microcontrolador (ATMEGA32) para la familia Cyclone IV de FPGA?
Estoy tratando de depurar mi código de Verilog, así que idealmente, solo quiero poder recorrer los cic...
Estoy utilizando QuartusII para diseñar un sumador de acarreo de ondulación de cuatro bits.
Sigo recibiendo este error:
Error (275022): Illegal bus range or name for logic function for instance "instMyAdder" of type 4 Bit Adder
Todos mis...
En mi proyecto FPGA utilizo la megafunción PCIe de Quartus II. La cantidad de mensajes de advertencia que este módulo de la biblioteca de Altera me confunde.
¿Hay alguna forma de que Quartus II suprima todos los mensajes de advertencia genera...
¿Alguien puede explicar cómo encontrar el pin-out de un dispositivo CPLD 5M80Z?
La documentación en esta página muestra los nombres de los pines, pero no indica los números de pines.
No he encontrado este esquema de nombres antes:
enlace...
Cuando compilo mi proyecto en QUARTUS, me proporciona información sobre "fmax interno"
Info: Clock 'clk' has Internal fmax of 39.37 MHz between source register <...> (period= 25.4 ns)
¿Qué significa exactamente? ¿Mi programa no...
Estoy intentando aprender Qsys y Quartus II para definir un sistema que pueda ejecutar Linux de acuerdo con este documento:
enlace
Pero tengo un problema ya que el documento no está lo suficientemente detallado. Recibo errores de Qsys y...
Quiero diseñar una nueva placa PCB para Altera Cyclone III FPGA con 144 pines IO, como ep3c25e144. Sin embargo, no tengo ni idea de cómo se puede hacer el proceso en Eagle Cadsoft.
Incluso cuando proporcionan un paquete para EQFP144, todavía...
Estoy interesado en usar un STM32 para flashear un archivo soft o pof en un Cyclone IV FPGA. El sof / pof se almacenará en la memoria flash SPI, y el plan es utilizar el STM32 como programador. No he podido rastrear ningún proyecto que haga esto...
Los PLLs son bloques duros en silicio. Están conectados a pines específicos para su entrada de reloj y manejan pines específicos para la salida de reloj. Es posible que escojamos un pin "no dedicado" para la entrada / salida de reloj del PLL. Cu...
Hay un bloque FIFO que tiene una interfaz Avalon compatible con Qsys que se puede usar en los sistemas Qsys. Sin embargo, en mi caso hay un bloque externo que genera datos que deben ser leídos por un Nios II. El bloque externo tiene una interfaz...