Los datos de configuración de FPGA deben almacenarse en una memoria externa no volátil. ¿Podemos usar cualquier memoria flash o solo tipos específicos? ¿Qué pasa con las EEPROM o cualquier otro dispositivo de memoria no volátil?
Editar: Me re...
Estoy intentando integrar un esclavo SPI en VHDL (opencores)
enlace
la idea es conectar un microcontrolador y un FPGA
Estoy usando Quartus ..
más información:
microcontrolador diferente reloj 50 MHz, creo ..
La frecuencia de...
¿Se supone que debo generar una onda sinusoidal en el ciclón 2 altera? Entiendo que tengo que almacenar los valores en LUT o algo de memoria. Creo que el ciclón 2 usa una LUT de 4 entradas. No estoy seguro de cómo debo continuar con el siguiente...
Estoy usando SignalTap de Quartus para depurar mi diseño de FPGA:
¡Siempre he sido persuadido de que SignalTap no es exacto!
Esto es lo que encontré:
Superviso la señal de reinicio con SignalTap: el reinicio alterna alrededor, mientras que l...
Necesito crear muchos bloques BRAM en mi diseño (Altera). Cada uno tiene un contenido de memoria único, determinado a priori mediante un algoritmo.
Antes, estaba configurando un parámetro para que cada celda BRAM leyera desde un archivo .MIF,...
Estoy empezando a investigar el FPGA Cyclone IV de Altera para usar en mis proyectos. Ahora tomé prestado de una compañía vecina un dispositivo real con USB Baster Rev.C. Trataré de usar uno en lugar de un panel de evaluación que no tengo por el...
Estoy buscando un poco de ayuda para comenzar con los FPGA de Xilinx. Específicamente, estoy buscando el análogo de las palabras clave HEX y KEY de Altera que son periféricos (pantalla LED HEX y un interruptor de conmutación, respe...
Obtuve una placa DE2 que falló, por lo que me enviaron una placa de reemplazo que es la DE2-115 más fina. Pero mi archivo de configuración (.sof) no es compatible con el envío. ¿Cómo puedo migrar los proyectos existentes que tengo para DE2 a DE2...
Altera Cyclone IV EP4CE6E22 con un reloj de entrada de 50 MHz.
Quiero obtener 24 MHz de la megafunción ALTPLL.
La configuración de multiplicación / división solicitada es 12/25, pero la configuración real es 47/98, que no obtiene una salida ex...
library ieee;
use ieee.std_logic_1164.all;
entity ALU is
port(
input1: in std_logic_vector(31 downto 0);
input2: in std_logic_vector(31 downto 0);
reset: in std_logic; --Asynchronous Reset
operation: in std_logic_vector(3 downto...