Estoy creando un sistema en Quartus de acuerdo con esta pregunta
Cómo actualizar un Quartus ¿Proyecto II de SOPC a QSys?
Ahora, una parte del problema es cómo asignar pines de reloj / reinicio a mi sram. En Quartus no tengo las opciones....
Estoy implementando un filtro FIR en Verilog, usando la placa DE2. Por alguna razón, la salida de los altavoces está llena de estática, aunque parece que filtra algunas frecuencias. Aquí está el código para el FIR:
// Local wires.
wire read_re...
En esta link es una descripción del kit Altera DE1-SoC, y la parte inferior de la página muestra el diagrama del chip SoC-FPGA. Muestra que algunos periféricos están conectados al FPGA y otros están conectados al HPS. La pregunta es: ¿Eso impl...
Tengo un pequeño problema con las restricciones de tiempo de cruce de mi dominio del reloj.
Tengo dos grupos de reloj
set_clock_groups -asynchronous -group {clk_A} -group {clk_B}
Según tengo entendido, esto hará que todas las señales de...
Después de estar bien durante varios días y recogido después del transporte, descubrí que una parte de la pantalla del Altera DE2 no funciona, verás que es un 9, debería haber un 8, por lo que es como debería ser esa parte la luz se ilumina y es...
Estoy siguiendo un curso en línea Altera de Altera en su software de análisis de tiempo llamado TimeQuest. En él, recomiendan que, como mínimo , todos los puertos de reloj y de E / S estén restringidos.
En mi diseño de FPGA, estoy generand...
He consultado esto similar pregunta, pero no proporciona la respuesta que estoy buscando. Los documentos de Xilinx también me confunden y el diagrama proporcionado en la vista de Implementación del software Xilinx no arroja mucha luz sobre est...
La placa altera DE2-115 usuario manual sección 4.8 página 47 describe el encabezado de expansión GPIO. Está claro que tiene una fuente de alimentación de 3.3V y 5V.
Sin embargo, luego dice que "El nivel de voltaje de los pines de E / S en...
Mi equipo ha verificado nuestro diseño lógico en una placa de desarrollo y estamos listos para pasar a un prototipo final. Debido a la naturaleza del dispositivo, la placa FPGA debe contener componentes mínimos y configurarse a través de un circ...
Tengo un LVDS ADC conectado a un FPGA de Altera Cyclone IV. Los pines de datos vienen en 7 canales de par diferencial, para un total de 14 pines.
Aunque cada par diferencial es físicamente 2 pines, mi código de Verilog solo espera una señal...