Estoy recibiendo un basado en Cyclone II Altera DE1 Tablero FPGA para experimentar. Sé mucho sobre programación, un poco sobre electrónica y muy poco sobre FPGA. ¿Qué libros u otros recursos recomendarías a alguien como yo para comenzar?
Tengo un reloj rápido y un interruptor llamado "listo". Cuando se gira el interruptor (listo va ALTO), me gustaría que la salida pcEn produzca un pulso que dura solo un ciclo de reloj. pcEn solo emitirá otro pulso la próxima vez que esté listo H...
Voy a intentar conectar un chip DDR2 de 8 bits de baja velocidad con un FPGA, y tengo algunas preguntas cruciales para que funcione:
¿Es correcto que haya una terminación en el dado tanto en la memoria DDR2 como en los controladores (un Alter...
Estoy trabajando en mi primer diseño de FPGA no trival y, finalmente, necesito el Cruce de Dominio del Reloj (CDC).
Hay son multiple resources ( entre others ) que analizan varias arquitecturas para CDC y algunas related preguntas ....
He generado vhdl desde Simple port RAM y Dual port RAM en Simulink e intenté sintetizar con Quartus 14 y 16 en Arria V y 10. La opción de permitir RAM para cualquier tamaño está ACTIVADA pero no entiendo por qué no es reconocido ¿Nunca has visto...
Estoy tratando de sintetizar un circuito de Altera usando la menor cantidad posible de elementos lógicos. Además, los multiplicadores integrados no cuentan en contra de los elementos lógicos, por lo que debería estar usándolos. Hasta ahora el ci...
Estoy interesado en conocer las características deterministas y aleatorias de las PLL internas a las FPGA Stratix V. He revisado el manual de Stratix V pero no pude encontrar números que cuantifiquen el jitter de su PLLs.
¿Cuáles son las ca...
Estoy tratando de trasladar un diseño de Xilinx a Altera, y tengo problemas con el controlador DRAM IP (para un Cyclone-V y un LPDDR2 mem).
He logrado generar la IP, pero no entiendo qué reloj debería usarse para la interfaz Avalon-MM.
He...
En la configuración de Quartus II (bajo el analizador de tiempo de TimeQuest), he marcado la casilla de verificación Report worst-case paths during compilation .
Sin embargo, no veo ninguna ruta en el peor de los casos en el informe Tim...