He generado vhdl desde Simple port RAM y Dual port RAM en Simulink e intenté sintetizar con Quartus 14 y 16 en Arria V y 10. La opción de permitir RAM para cualquier tamaño está ACTIVADA pero no entiendo por qué no es reconocido ¿Nunca has visto esto?
También sinteticé la plantilla de Altera con los mismos datos y direcciones y se reconoce correctamente. Utilicé matlab 2016
Gracias a todos
El sintetizador Quartus tiene algunos problemas serios. Es extremadamente particular al inferir RAM, así como a realizar cierta elaboración constante (es decir, inicializar una RAM con una función trigonométrica como el seno). Es exasperante. Lo más molesto es que la mayoría de estas cosas serán reconocidas correctamente por las herramientas de Xilinx. Recomiendo simplemente reescribirlo usando la plantilla provista en lugar de usar el código generado por Simulink.
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