Un proyecto de Altera Quartus II consta de uno * .qpf y uno o más archivos * .qsf. El qsf parece ser una secuencia de comandos TCL como otras configuraciones y archivos de configuración relacionados con EDA (por ejemplo, xdc, sdc, ...).
¿Es...
Voy a implementar una actualización remota MAX10. Desafortunadamente, en los documentos de Altera solo veo una implementación de NIOS y todo parece muy grande y complejo. Además, ya tengo un canal de comunicación confiable, así que solo necesito...
He creado una megafunción de ROM con el Administrador de complementos de MegaWizard. Esto creó un nuevo archivo que nombré rom.vhd.
Mi código:
library ieee;
use ieee.std_logic_1164.all;
entity first is
port(
PC: in STD_LOGIC_VECTOR(7 downt...
Me las arreglé para reducir el número de errores pero todavía tengo algunos:
Error: System.nios2: Reset slave sram_0.avalon_slave_0 not connected to instruction_master.
Error: System.nios2: Exception slave sram_0.avalon_slave_0 not connected t...
Arduino y Raspberry Pi se promocionan como tablas de programación ideales para principiantes y aficionados. ¿Podría De0-Nano encajar en ese rol también?
¿Qué tienen Arduino o RaspberryPi que De0-Nano no tiene?
Estoy usando un Altera MAX V CPLD. Cuando intento programar el CPLD con QUARTUS II, está leyendo correctamente la identificación del dispositivo y la identificación de silicona, pero está fallando durante la verificación.
Intenté aislar las seña...
Después de algunas lecturas iniciales en jtag, parece ser un medio ingenioso para probar un diseño lógico FPGA de una manera consistente y sostenible.
Usemos altera max 10 como ejemplo. He leído esta MAX 10 JTAG Boundary-Scan Testing Guía de...
Estoy usando el software Altera Quartus II para compilar Verilog para un FPGA Cyclone IV. En mi caso, el FPGA es fijo; No puedo conseguir uno más rápido.
Ahora, un módulo aislado en mi diseño, que trata con relojes relativamente rápidos, no e...
Estoy usando un chip Altera MAX 10 10M50SCE144C8G. Quiero usar su ADC. En la hoja de datos, dice que este chip tiene un "ADC único que admite 1 pin de entrada analógica dedicado y 8 pines de doble función". Sin embargo, cuando quiero usarlo en Q...
Estoy intentando crear un diseño mínimo con PCIe en CycloneIV y tengo problemas para que core_clk_out se ejecute realmente.
En guía de usuario de PCIe , página 13-9, dice que fixedclk_serdes no puede derivarse de refclock...