Principalmente he trabajado en la parte frontal y no sé mucho sobre cosas de back-end. He analizado los distintos niveles de abstracción de los flujos de diseño de FPGA y ASIC. Me preguntaba si es posible que la lista de redes generada a partir...
Estoy interesado en usar algunos tableros de desarrollo FPGA de alto rendimiento, pero parece que la mayoría de las opciones modernas y de alto nivel de Xilinx (Digilent) y Altera (Terasic) parecen ser tableros basados en PCIe. Casi exclusivamen...
Estoy tratando de hacer que VGA funcione en mi tablero Altera DE0 usando Verilog, pero no he tenido mucha suerte. Tiene los mismos pines que una interfaz VGA normal, excepto que el rojo, el verde y el azul tienen 4 bits cada uno. Aquí está la ló...
Estoy intentando crear un módulo con VHDL para mi DE2 donde lo fácil ("Hola mundo") es casi imposible. El fundamento es que estoy tratando de ejecutar Hello World:
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Y ahora estoy siguiendo la instrucción que no funciona...
No entiendo mis errores en QSys, ¿puedes ayudarme? Estoy tratando de pasar por este ejercicio:
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En Qsys, cuando conecto los componentes, aparece el siguiente error quejándose de las conexiones que las instrucciones no dicen cómo reali...
Tengo un proyecto en el software Quartus II de Altera que está escrito en Verilog. Tengo curiosidad por saber si alguien aquí ha descubierto cómo exportar Verilog como una lista de acceso de nivel de puerta. Me gustaría simular el diseño en cade...
Necesito generar un reloj ajustable en hdl (verilog) en altera cyclone II fpga usando sondas de señal (bloques que pueden cambiar su valor de salida a través de jtag, no es necesario volver a compilar el código). Se me ocurrió una solución que u...
He escrito la descripción RTL de un circuito en VHDL que es jerárquico y estoy usando Altera Quartus II; mi diseño cumple con el tiempo. Había establecido una restricción de frecuencia de reloj de 50MHz (período de 20 ns) usando create_clock por...
Respecto al MAX10 Cpld de Altera, recibí algunas preguntas sobre la interfaz de este CPLD con dispositivos de 3.3V.
He puesto pines a 3.3V LVCMOS y recibí este mensaje de advertencia en quartus:
"Advertencia (169177): 100 pines deben cumplir...
Tengo un T1 Terasic y he importado el archivo de pines del fabricante, que contiene asignaciones de pines para los dígitos HEX. Sin embargo, noté que cada dígito HEX tiene un punto al lado y no puedo encontrar ninguna asignación de pines para es...