He escrito la descripción RTL de un circuito en VHDL que es jerárquico y estoy usando Altera Quartus II; mi diseño cumple con el tiempo. Había establecido una restricción de frecuencia de reloj de 50MHz (período de 20 ns) usando create_clock por ahora.
Tengo una holgura de aproximadamente 10 ns en el diseño en la actualidad. El diseño contiene un Nios II conectado con un diseño personalizado que es más bien un diseño complejo con múltiples niveles de jerarquía. Siempre que quiera encontrar la ruta del caso más desfavorable dentro de mi diseño de custm a partir de un bloque determinado y, por lo tanto, incluir todas las cosas debajo (en jerarquía), ¿cómo lo haría en TimeQuest? ¿Es posible? En la actualidad, el cuello de botella en el momento parece ser el Nios II.