Estoy intentando crear un diseño mínimo con PCIe en CycloneIV y tengo problemas para que core_clk_out se ejecute realmente.
En guía de usuario de PCIe , página 13-9, dice que fixedclk_serdes no puede derivarse de refclock para que funcione la cancelación de compensación.
Si alimento esto desde un reloj de 125 MHz en funcionamiento, core_clk_out no cambia, sin embargo, si conecto el refclock a un bloque PLL, genero un reloj de 125 MHz allí y lo conecto a fixedclk_serdes , core_clk_out cambia a 125 MHz.
Si observo un diseño generado por Qsys para la misma placa, esto parece ser realmente correcto: Qsys también genera un reloj de 125 MHz desde el refclock usando un PLL, y lo usa para los SERDES.
¿Alguien puede arrojar algo de luz sobre esto? ¿La documentación es incorrecta o me falta algo aquí?
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