Seguí con este tutorial hasta el final, pero recibí un error al intentar programar mi kit de altera DE2.
el diseño es un pin de salida del pin de entrada ( pin_name1 y pin_name2 ) y un inversor en lugar del circuito en el tutor...
¿ALM significa "módulo de lógica adaptable"?
www.altera.com/literature/ds/ds_nios2_perf.pdf
1 de julio de 2013 -
Un ALUT es equivalente a aproximadamente 1.25 LEs.
¿LE significa elemento lógico y ALUT significa tabla de consulta a...
Estoy diseñando una aplicación con un Altera Cyclone V SoC (5CSXFC6C6U23I7N) e interconectando ADCs y DAC a 250MS / s. Mientras tanto, la complejidad del diseño ha aumentado un poco y ahora hay infracciones de restricción de tiempo cerca de la p...
Tengo problemas con JTAG con mi Cyclone IV, específicamente el reloj JTAG. Estoy tratando de cambiar la frecuencia del reloj JTAG en algún lugar, pero no puedo encontrar dónde se hace en Quartus II.
¿Cómo puedo cambiar la frecuencia JTAG en Q...
Necesito propagar una interrupción de mi núcleo de IP FPGA personalizado al sistema HPS de un DE0_nano_SoC (arquitectura del ciclón V HPS-FPGA) y manejar en Linux. He buscado bastante en Google para decir con confianza que este tema no está bien...
Tengo un max10 con un procesador nios integrado en mi memoria. La utilización de la parte es: 414,198 / 562,176 (74%) pero he agotado todos los bloques M9K en el FPGA. Aquí hay una tabla para la utillización
Como puede ver, muchos de lo...
Estoy compilando el código Verilog con el compilador Quartus II, y parece que casi todo el código se está optimizando. El "informe de compilación" dice que muchos de mis registros se eliminan durante la síntesis porque
Atascado en GND debi...
Estoy trabajando con el compilador Altera Quartus II para mi Cyclone IV. No estoy satisfecho con lo que se considera Info , Warning , Error , etc.
Por ejemplo, los cierres inferidos son Info , pero los quiero como W...
Intento hacer algo como esto:
always @ (negedge speed_dec or negedge speed_inc)
begin
do something
end
Esto no funciona, ya que la comprobación de 2 aristas negativas es muy exigente y da como resultado solo la comprobación del reloj....
Siempre he logrado sintetizar una RAM de doble puerto de 256 x 32 bits (no es la verdadera RAM de doble puerto) en Xilinx ISE con solo 1 x 18K de BRAM.
Se usó el código de ejemplo de aquí :
-- A parameterized, inferable, true dual-port, du...