¿Siempre tiene sentido restringir un puerto de E / S?

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¿Siempre tiene sentido restringir un puerto de E / S?

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Estoy siguiendo un curso en línea Altera de Altera en su software de análisis de tiempo llamado TimeQuest. En él, recomiendan que, como mínimo , todos los puertos de reloj y de E / S estén restringidos.

En mi diseño de FPGA, estoy generando un pin de salida de reloj para un ADC por muxing Varios relojes (algunos generados internamente). Que yo sepa, la forma de restringir los puertos de salida es usar el comando SDC set_output_delay , especificando las restricciones de configuración y retención con respecto a un reloj .

En mi caso, no parece haber ningún reloj significativo en el que basar el set_output_delay contraint. ¿Cómo debería limitarse mi reloj de salida? ¿Incluso tiene sentido intentar restringir este puerto de salida específico?

fpga adc clock constraints intel-fpga

pregunta Randomblue

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Bueno, tiene sentido aplicar restricciones significativas si realmente te importa el tiempo y sí importa. Cómo limitarlo en gran medida depende de su diseño. Afortunadamente, Altera tiene un montón de ejemplos para diferentes casos.

Pero si no te importa en absoluto, entonces la mejor manera de hacerlo es marcar esa ruta como una ruta falsa para que Time Quest esté contento y el sintetizador no se cuelgue durante horas tratando de enrutar tu diseño para cumplir con los tiempos. Requisitos que realmente no tienes. Que puedes hacer con el comando set_false_path . Por ejemplo:

set_false_path -from * -to [get_ports { output_port }]

(donde output_port es el puerto de nivel superior de un módulo asignado a un pin)

Si Time Quest le proporciona un diagnóstico de que no todos los puertos de salida tienen un retraso, es posible que también desee agregar algún retraso ficticio, como este:

set_output_delay -clock [get_clocks src_clk] 2 [get_ports { output_port }]

Para un ejemplo más práctico, puede consultar este archivo SDC para < a href="https://bitbucket.org/yocto/ydp/src/master/rtl/ydp_top.v"> este módulo de nivel superior, la ruta a led_n es el mercado como una ruta falsa allí desde Casi no me importa la sincronización de mi lógica a los LED.

Espero que ayude.

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