Altera Cyclone IV PLL: lo que limita los valores de factor de multiplicación / división disponibles

Hay varios límites en los PLLs. El principal es el rango de frecuencia de salida VCO. Debe seleccionar valores de divisor que resultarán en una frecuencia de salida dentro del rango. El segundo es el rango de frecuencia PFD. Este es el rango de frecuencia admitido por el detector de fase y frecuencia que impulsa el voltaje de control VCO. Por lo general, debe preocuparse por el extremo de baja frecuencia del rango de PFD, no puede dividir la referencia por debajo de esta frecuencia.

En el caso del Cyclone IV, el rango de frecuencia del reloj de entrada (admitido por el pin de entrada y el enrutamiento interno) es de 5 MHz a 265-472.5 MHz, dependiendo del grado de velocidad, el rango de PFD es de 5 MHz a 325 MHz y el rango de VCO es de 600 MHz a 1300 MHz (consulte el manual del dispositivo, vol. 3, páginas 1-24, tabla 1-25). Por lo tanto, debe elegir valores de divisor que funcionen con estos rangos.

Según el diagrama de bloques de PLL, hay cuatro divisores diferentes, n, M, K y Cn, donde n, M y Cn varían de 1 a 512 y K es 1 o 2. Debe seleccionar estos valores tales que Fout = (Fin / n * M) / K / Cn y Fin / n está en el rango PFD y Fin / n * M está en el rango VCO.

Curiosamente, parece que 50 * 12/25 deberían funcionar si n = 1, M = 12, K = 1 y Cn = 25, ya que tiene una frecuencia PFD de 50 MHz y una frecuencia VCO de 600 MHz. No funcionará si n = 25, M = 12, K = 1 y Cn = 1, ya que tiene una frecuencia PFD de 2 MHz y una frecuencia VCO de 24 MHz.