La advertencia anterior aparece cuando intento sintetizar el diseño de mi procesador RISC, he comprobado minuciosamente mi simulación y está a la altura pero no sé cómo interpretar Mram_reg_11_RAMD_D1_O ya que no hay ninguna señal de este nombre...
Hola, para algunos fines de procesamiento de imágenes, debo leer datos de color de 12 bits de un píxel de Ram y mostrarlos en la pantalla a través del cable VGA. Sin embargo, mi código no se lee de Ram y todo lo que veo en el monitor es un cuadr...
Necesito ayuda para realizar la maquina Mealy en emb. Ahora tengo un código de trabajo para la máquina Moore. Cómo hacer que Miles funcione, de acuerdo con las señales de control
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_un...
Actualmente estoy trabajando en un proyecto para implementar un registro de 1 bit sin reinicio o habilitación de reloj en un FPGA. Para hacer esto, creo que necesito un D Flip-Flop. Sin embargo, no sé para proceder. ¿Alguien sabe cómo debo logra...
Estoy construyendo un multiplicador de matrices (versiones 4x4, 8x8 y 16x16) para un Proyecto Universitario en mi curso de Diseño Digital.
Mis herramientas de desarrollo son:
Diseño: VLSI eléctrico
Simulación funcional: IRSIM 9.7
Simul...
Me encargaron la creación de una función "transiciones" que toma como entrada un valor de tipo std_logic de longitud arbitraria. El valor devuelto debe ser un número entero que registre el número de transiciones (0 → 1 o 1 → 0) a medida que esca...
Estoy escribiendo un código VHDL para algunos propósitos básicos de procesamiento de imágenes y obtengo una advertencia "null assigment (en declerations de señales) / puerto (en declaraciones de componentes) ignorada" en mi código. Aquí está el...
Estoy tratando de obtener la salida de este código. La salida no se muestra después de agregar el divisor de frecuencia. Antes del divisor de frecuencia, el código funcionaba bien y mostraba la salida.
Este es mi código
library ieee;
use ie...
Tengo un diseño VHDL de la entidad del generador de reloj que requiere 8 parámetros de entrada y según los parámetros genera una salida de reloj única. He probado utilizando un solo banco de pruebas VHDL y simulé en Modelsim. Ahora quiero genera...
Nuestra tarea es diseñar una ALU de 4 bits en VHDL con Xilinx y tengo problemas en el diseño de la ALU de 1 bit. Encontré un ejemplo en Internet que se usa con las declaraciones de selección de "Argumento", aquí está el ejemplo:
FullAdder: One...