Preguntas con etiqueta 'vhdl'

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Reinicio definido por el usuario en VHDL

Estoy haciendo un circuito D-FLipFLop síncrono para una asignación sobre luces intermitentes de automóvil, solo tengo un problema final con lo que hace el sistema y debo hacer cuando cambio la dirección de la luz intermitente de inmediato (p. ej...
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¿Es esta la forma correcta de Y dos señales?

ARCHITECTURE SIGNAL in_adc_1 : unsigned(0 DOWNTO 0) := (OTHERS => '0'); SIGNAL in_adc_2 : unsigned(0 DOWNTO 0) := (OTHERS => '0'); BEGIN PROCESS -- counter_4_bit var count : in std_logic_vector(3 downto 0);...
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Uso correcto de std_ulogic como índice

¿Cuál es la forma correcta de usar STD_ULOGIC como un rango en VHDL sin error de simulación, si la señal para la indexación podría no estar definida? (Razón: me parece más claro ver una señal como actualmente no definida, en lugar de que...
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Generar Bitstream lleva mucho tiempo en Vivado

Esta pregunta puede sonar muy simple, pero el código que escribí para un sumador de pantalla de siete segmentos con pulsadores en VHDL demora tanto en generar un flujo de bits. Reinicié y volví a intentarlo varias veces, pero ya han pasado aprox...
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¿Cómo se ejecutan las declaraciones con señales no inicializadas en el primer EVENTO?

En el modelado VHDL Dataflow , todas las declaraciones son concurrentes para cada evento. Por ejemplo, el evento en el que B se activa por primera vez lleva a ejecuciones simultáneas de las declaraciones 1 , 3 y 6 . Pero en la dec...
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VHDL: ¿Es una buena práctica completar un diseño con aserciones?

No estoy muy familiarizado con cómo funcionan las aserciones en SystemVerilog. Sin embargo, ¿es una buena técnica poner aserciones en VHDL RTL? Esto solo marcará las entradas no válidas y nada más.     
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VHDL NxM -bit multiplicador de bloque paralelo

Estoy tratando de crear esquemas para un multiplicador de bloque paralelo de NxM-bit usando parámetros genéricos para definir el tamaño del multiplicador y generar sentencias para describir la estructura interna. Tengo algunos problemas con mis...
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Imprimir std_logic_vector en hexadecimal (VHDL)

Tengo un std_logic_vector de 8 bits y me gustaría imprimir su valor (durante la simulación) como un valor hexadecimal de 2 dígitos. Código actual: report "Entity: data_in=" & integer'image(to_integer(unsigned(data_in))); Salida de co...
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compilando el código vhdl

Tengo un código fuente escrito en VHDL que está destinado a hacer que un FPGA se comunique con una PC a través de UART y un microcontrolador 8051 al mismo tiempo que el FPGA se conectará al 8051 a través de datos, líneas de dirección, P3 (para s...
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Implementar un multiplicador en una ALU de 32 bits con un resultado de 64 bits en mips

Estoy escribiendo código VHDL para un mips de 32 bits, con la arquitectura adjunta. Tengo que implementar un multiplicador en la ALU. Esto significa que para dos multiplicandos de 32 bits, vamos a tener un resultado de 64 bits. ¿Cuál es la fo...