Imprimir std_logic_vector en hexadecimal (VHDL)

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Tengo un std_logic_vector de 8 bits y me gustaría imprimir su valor (durante la simulación) como un valor hexadecimal de 2 dígitos.

Código actual:

report "Entity: data_in=" & integer'image(to_integer(unsigned(data_in)));

Salida de corriente:

Entity: data_in=16

Salida deseada:

Entity: data_in=10h

¿Cuál sería la manera más indolora de lograr esto?

    
pregunta minexew

1 respuesta

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En VHDL-2008, uno puede usar:

report "Entity: data_in=" & to_hstring(data_in) & "h";
    
respondido por el minexew

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