VHDL: ¿Es una buena práctica completar un diseño con aserciones?

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No estoy muy familiarizado con cómo funcionan las aserciones en SystemVerilog. Sin embargo, ¿es una buena técnica poner aserciones en VHDL RTL? Esto solo marcará las entradas no válidas y nada más.

    
pregunta quantum231

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