No estoy muy familiarizado con cómo funcionan las aserciones en SystemVerilog. Sin embargo, ¿es una buena técnica poner aserciones en VHDL RTL? Esto solo marcará las entradas no válidas y nada más.
No estoy muy familiarizado con cómo funcionan las aserciones en SystemVerilog. Sin embargo, ¿es una buena técnica poner aserciones en VHDL RTL? Esto solo marcará las entradas no válidas y nada más.
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