Tengo una señal de estado de salida, que solo se necesita para la simulación. Pero a Vivado 2017.2 no le gusta que no esté físicamente conectado (sin restricciones):
[DRC UCIO-1] Puerto lógico no restringido: los puertos lógicos no tienen...
Estoy usando un FPGA Basys 3 con una memoria conectada y usando Vivado 2016.2. Mi objetivo es leer de 2 ^ 21 espacios de memoria de la RAM y enviar los datos a la computadora usando UART. Estoy usando un script MATLAB para capturar los datos ser...
Quiero inicializar un Bram con un archivo .mat externo. Pero después de algunas búsquedas, encontré que el formato admitido es * .mem, * .mif y * .coe. Entonces, ¿tiene alguna idea de cómo convertir este archivo a uno de los formatos compatibles...
Tomé 18 muestras de una señal sinusoidal (Va) de frecuencia 50Hz y frecuencia de muestreo de 900Hz usando Matlab.
Quiero cambiar de fase la señal con 120 grados. donde mi resultado = Va * (e ^ j120).
Como sabemos, la multiplicación de e ^ j120 s...
Tengo el siguiente código:
constant HALF_RANGE: unsigned(RANGE_WIDTH-1 downto 0) := (RANGE_WIDTH-1 => '1', others=>'0');
donde RANGE_WIDTH es un genérico de tipo entero. Hace exactamente lo que debe: Generar una constante donde el pri...
¿El procedimiento y la función de VHDL solo son capaces de inferir lógica combinatoria, incluso si se los llama desde un proceso que es sensible al borde del clk?
Si es así, ¿realmente no hay forma de que puedan inferir registros?
Necesito hacer un reloj de 48MHz a partir de 50MHz en fpga. He leído la respuesta aquí
cuando sigo ese cálculo, obtengo fraccional para si la comparación es 50M / 48M, prescaler = (50/48) / 48M .
para el reloj de 2Hz en el ejemplo dado,...
Soy muy nuevo en la programación FPGA. Conseguí mi tarjeta Atlas DE0-Nano-SoC 5CSEMA4U23C5N hoy y ahora estoy intentando programar la tarjeta usando Quartus Prime Lite. Creé un código VHDL y ejecuté el análisis y la síntesis con éxito, completé...
Intento implementar un IIR en mi proyecto FPGA. Obtuve los coeficientes de mi programa matlab e implementé la ganancia directamente en los coeficientes, aunque no necesito un multiplicador de ganancia adicional. Primero genero el producto de los...
Estoy intentando implementar el siguiente diseño en VHDL:
Mi profesor dijo que puedo reemplazar el MUX con un bus compartido, así que puedo usar una señal de habilitación de salida para controlar lo que hay en el bus, sin embargo, no sé...