Estoy intentando implementar el siguiente diseño en VHDL:
Mi profesor dijo que puedo reemplazar el MUX con un bus compartido, así que puedo usar una señal de habilitación de salida para controlar lo que hay en el bus, sin embargo, no sé cómo lograr esto con VHDL.
No, NO PUEDES reemplazar un MUX en un FPGA con un bus compartido porque NO FPGA (ni ASIC) en el mercado tienen buses compartidos internos de ningún tipo.
Puedes intentar escribir la lógica para implementar un bus compartido, y sucederá una de estas dos cosas:
1) El sintetizador rechazará su VHDL, o
2) El sintetizador reemplazará sus controladores tristate con ... MUXes
Por lo tanto, tomará un camino largo donde al final, recibirá lo que comenzó con: MUXes.
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