Estoy iniciando un proyecto Vivado en el que quiero usar Junta PYNQ . Como está escrito aquí , parece que puedo usar el archivo de la placa de Arty-Z7-20 pero no está del todo claro qué diferencia hay entre los dos tableros. ¿Alguna informació...
Estoy tratando de conectar 5 pilas juntas usando VHDL a continuación. El principal problema al que me enfrento es que no sé cómo tratar con las señales clk que significa clock y rst que es un reinicio asíncrono y el SOp stac...
Quiero implementar un flip-flop J-K sensible al nivel en modo estructural usando un pestillo R-S. Este es mi código:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity ff_jk_m is
Port ( J : in STD_LOGIC;
K : in STD_LOGIC;
clk :...
Me gustaría saber cómo puedo agregar un vector sin firmar con uno firmado . La razón es que estoy creando un procesador MIPS y me gustaría agregar el contador del programa que no está firmado con el campo inmediato de la instrucción I-Type qu...
Somos nuevos en vivado HLS. Parece que es obligatorio escribir testbench para un código c en vivado hls. ¿Cómo escribir un banco de pruebas para este código?
Hemos llegado a saber que debemos omitir las declaraciones de printf. ¿Cuáles son lo...
Tengo dos módulos en VHDL, se parecen a esto:
simular este circuito : esquema creado usando CircuitLab
En el módulo U1 tengo una entrada de 8 conmutadores, y se supone que cada conmutador envía un conjunto de paquetes (vectores de 64...
Estoy intentando aprender la palabra clave GENERIC en VHDL:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity adder is
generic (N: integer := 4);
Port ( Cin : in STD_LOGIC...
Tengo la siguiente entidad que controla un LED de 4 dígitos de 7 segmentos:
entity mainLED is
port(
clk, reset: in std_logic;
tx: out std_logic;
start_cmd: in std_logic; -- signal to start
LED0: in std_logic_vector(3 downto 0);
LED...
Intenté implementar un sumador en mi CPU VHDL en la que estoy trabajando. Soy bastante nuevo en VHDL, por lo que mi código podría no ser tan bonito como debería ser.
De todos modos, estoy usando la placa de desarrollo FPGA Wartwing Spartan 6...
Quería probar este sencillo modelo VHDL
library ieee;
use ieee.std_logic_1164.all;
entity my_not is
port(x : in std_logic;
y : out std_logic);
end entity my_not;
architecture rtl of my_not is
begin
y <= not x;
end architecture rtl...