Estoy tratando de hacer funcionar un sensor de movimiento MPU-9150 con mi placa FPGA. El problema es que mi biblioteca I2C-master no admite la escritura de bits individuales. De acuerdo con el Registrar mapa hay una para Ejemplo de bit 6 y 7 e...
Soy relativamente nuevo en VHDL y se supone que debo usar la arquitectura estructural y Altera Quartus en mis tareas. Pero, me he dado cuenta de que la biblioteca Unisim no es compatible con Altera Quartus, por lo que cuando trato de usar compon...
Estoy tratando de conectar un puerto de salida de un bloque al puerto de salida de un bloque de jerarquía superior, pero está causando un error de elaboración en Cadence Incisive. El puerto de salida del bloque es std_ulogic_vector , mient...
Quiero implementar una interfaz de memoria en VHDL entre un FPGA y un procesador. La dirección / bus de datos es un bus multiplexado de 16 bits con un ALE, protección contra escritura y BusWait. De acuerdo con el NVIDIA Manual de referencia téc...
Tengo el siguiente código, que describe un elemento simple con dos registros y un sumador. También hay algunas señales de control, que son básicamente "habilitaciones de carga" para esos registros.
Cada registro envía su valor a una señal int...
Estoy intentando implementar TDC en Altera FPGA, así que necesito hacer una cadena de transporte con elementos de retardo colocados cuidadosamente. Estaba buscando y encontré muchos ejemplos para XLINX donde la colocación manual de elementos se...
Una plantilla para un proceso de prueba se ve así:
process
begin
-- for example x <= '0' after 5 ns;
-- ...
wait;
end process;
¿Se requiere este wait ? ¿Por qué esperaríamos para siempre al final de una prueba?
Tengo errores de síntesis al usar un módulo VHDL en Verilog. El siguiente mensaje de error dice que el tipo de entrada rd_ptr en el módulo VHDL no coincide con la variable rd_ptr_integer en el código de registro de verificación. El compilador ta...
Hice una FIFO usando Core Generator y estoy tratando de implementar un código que lo use ...
1) Poniendo el interruptor (T9) en ON, comienzo a transmitir algunos datos a mi fifo (Aquí H-e-l-l-o para prueba)
2) Al presionar el botón T16, le...
Quiero hacer una pregunta. Estoy tratando de simular una CPU. Hice mi esquema y básicamente hay dos partes lógicas de la CPU.
La primera parte se compone de un búfer FIFO, memoria caché para instrucciones y un registro de PC.
Creé arquitec...