Estoy diseñando una ALU en VHDL. En otro archivo llamado adder16bit, he diseñado mi sumador y quiero usarlo de diferentes maneras, por ejemplo, si ALU_OP es ADD, quiero que lo haga además, si es SUB, quiero que se reste, etc. Estoy usando una de...
primero déjame definir fallos como lo entiendo y me corrijo si me equivoco.
Los fallos son la propagación de una señal inestable a través del sistema que ocurre cuando uno de los operandos llega al bloque computacional (sumador, por ejemplo) ant...
Tengo este código simple que no se comporta como debería y no puede entender por qué.
entity test is
port (D0 : in std_logic;
output : out unsigned(6 downto 0));
end test;
architecture Behavioral of test is
signal clk...
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following li...
Hola, estoy usando vivado 2017.2 y se necesita una cantidad infinita de tiempo para la síntesis, e incluso sospecho que el vivado está atascado porque no llego a ninguna parte. ¿Cómo puedo acelerar el proceso? ¿Qué configuraciones puedo cambiar...
en un proyecto que he realizado recientemente (Quartus, Cyclone 2, altera) quería producir tanto una salida gráfica VGA como una salida de sonido (a través de otra placa).
He notado que una gran cantidad de celdas lógicas se colocaron en arreglo...
Quiero asignar múltiples valores a las señales como se muestra en el siguiente ejemplo. ¿Separo los valores allí por ; o , ?
Ejemplo:
opcode : process (OP)
begin
case OP is
when CALL => AOp <= "000", -- am...
Tengo un problema con una generación de reloj en GHDL. Estoy intentando simular un reloj infinito (en términos de tiempo de simulación), pero el comando en GHDL para analizar (-a) el VHD se atascó. Aquí está el código:
library IEEE;
use IE...
Estamos implementando el algoritmo de mínimos cuadrados medios (LMS). Si agregamos la línea 5 y la línea 6 (como se indica en los comentarios a continuación), obtendremos un error desde la línea 1 (como se indica en los comentarios) que
no...
Tengo este código para un t-flip flop:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity tff is
Port ( clk : in STD_LOGIC;
enable : in STD_LOGIC;
t : in STD_LOGIC;
q : out STD_LOGI...