Tengo esta caja de filtro digital (es un vódulo VHDL que recibo de matlab hdlgenerator)
Quiero saber, ¿qué debo conectar con el pin clock_enable?
Si es posible, realmente quiero una respuesta integral.
PD lo siento por mala foto
En Xilinx ISE, si verifica los ejemplos de máquina de estado que se encuentran en "Plantilla de idioma" (VHDL- > Synthesis Constructs- > Coding Example- > State Machines y Verilog- > Synthesis Constructs- > Coding Ejemplos - >...
Necesito establecer una señal o variable en una simulación VHDL, dependiendo de la
Parámetros pasados en la línea de comando al iniciar la simulación.
Alternativamente, puedo leer el valor deseado de esta señal o variable del
Variable ambiental....
Supongamos que hay dos señales SDT_LOGIC_VECTOR A_READ y A_OUT, ambas de 8 bits de ancho. A_READ se actualiza mediante algún proceso a intervalos aleatorios. A_OUT está conectado a 8 LED's.
Quiero parpadear un LED para cada bit en A_READ que...
En mi diseño CycloneV, tengo un puerto GPIO de 64 bits, pero solo quiero conectar 40 pines en mi diseño.
Si lo dejé desconectado, Quartus intentará colocarlo y generará un error porque no hay suficientes E / S.
¿Hay alguna forma de indicar...
¿La herramienta de síntesis considera un valor inicial de una señal dada antes del comienzo de la arquitectura? ¿Qué sucede cuando este valor no es una constante sino otra señal?
¿es mejor proporcionar valores iniciales a las señales o usa...
Tengo un divisor de reloj y una máquina de estados como esta:
signal clk_200Hz : std_logic := '0';
signal counter : unsigned(19 downto 0) := x"00000";
begin
clkdiv : process (clk_100Mhz)
begin
if rising_edge(clk_100Mhz) then
if co...
Estoy usando una SRAM para almacenar un cuadro que debo mostrar en la pantalla con la interfaz VGA. Necesito leer el valor de píxel de la SRAM y luego enviarlo al monitor VGA. He creado un controlador SRAM pero se requieren algunos ciclos de rel...
Intenté encontrar en la web algo sobre contadores con chanclas R-S y no puedo encontrar nada.
¿Cómo deben verse?
Como contador particular, necesito uno para obtener esta secuencia: 0, 1, 3, 2, 6, 4, 5, 7.
En realidad, en mi proyecto vhdl, he incluido los bloques para generador de reloj, LSFR (generador de datos), IQ mapper, polifase. De todos estos bloques, el bloque polifásico de bloques falta por completo en la vista rtl. Es el problema en la t...